[녹색경제신문 = 정창현 기자] 삼성전자가 반도체 미세화 경쟁의 새로운 돌파구로 평가받는 3차원(3D) 적층 트랜지스터 기술을 최초로 구현했다. 기존 평면(2D) 구조에서 발생하는 집적도 한계를 수직 적층 방식으로 극복한 것으로, 인공지능(AI) 시대 차세대 로직 반도체의 핵심 기술로 주목받고 있다.

17일 삼성전자 반도체 뉴스룸에 따르면, 삼성전자 반도체연구소 로직 TD팀은 최근 미국 하와이에서 열린 세계적 반도체 학회인 ‘VLSI 심포지엄 2026’에서 게이트 피치 42나노미터(㎚) 수준의 ‘3D 적층 전계효과 트랜지스터(3D Stacked FET)’ 구현 성과를 발표했다. 해당 논문은 1000편이 넘는 제출 논문 가운데 최고 평가를 받아 베스트 페이퍼(Best Paper)로 선정됐다.

이번 연구의 핵심은 트랜지스터를 좌우로 배치하던 기존 방식에서 벗어나 위아래로 쌓는 구조를 구현한 점이다. 반도체 업계는 그동안 트랜지스터 간격을 줄여 성능을 높여왔지만 소자 간 전기적 간섭과 누설전류 증가라는 물리적 한계에 직면해 왔다. 삼성전자는 수직 적층 구조를 적용해 같은 면적 안에 더 많은 트랜지스터를 집적할 수 있는 길을 열었다.

연구팀은 이를 통해 업계 최소 수준인 42㎚ 게이트 피치를 구현했다. 게이트 피치는 인접한 트랜지스터 간 거리를 의미하는 핵심 집적도 지표다. 삼성전자에 따르면 기존 공개된 업계 최고 수준이 48㎚였던 만큼 이번 성과는 단순한 공정 개선을 넘어 새로운 집적 구조의 가능성을 입증한 사례로 평가된다.

특히 이번 기술은 업계가 차세대 트랜지스터 구조로 주목하는 CFET(Complementary FET) 계열 기술과 맞닿아 있다는 점에서 의미가 크다. CFET은 n형과 p형 트랜지스터를 수직으로 적층해 면적 효율을 극대화하는 구조로, 글로벌 반도체 연구기관인 imec 역시 1nm 이하 공정 시대를 이끌 유력 후보로 제시하고 있다.

삼성전자는 이번 연구에서 상·하부 트랜지스터에 각각 3단의 나노시트 채널을 적용했다. 이는 현재까지 공개된 3D 적층 FET 가운데 가장 많은 수준이다. 또한 기존 측면 우회 방식 대신 상하부 소자를 수직으로 직접 연결하는 RBC(RX Bounded Contact) 구조를 세계 최초로 구현해 집적도를 더욱 높였다.

업계에서는 이번 성과가 삼성전자의 차세대 파운드리 경쟁력 확보와도 연결될 수 있다고 보고 있다. 현재 글로벌 선단 공정 경쟁은 삼성전자와 TSMC, 인텔 등을 중심으로 진행되고 있다. 세 회사 모두 2나노급 공정 양산에 돌입했거나 준비 중인 가운데, 향후 1나노 이하 시대에는 기존 GAA(Gate-All-Around) 이후 새로운 트랜지스터 구조 확보 여부가 승부를 가를 것으로 전망된다.

AI 데이터센터 확산으로 반도체 성능 향상 요구가 갈수록 커지는 점도 이번 기술의 중요성을 높이고 있다. 생성형 AI와 고성능컴퓨팅(HPC)용 칩은 더 많은 트랜지스터를 더 낮은 전력으로 구동해야 한다. 삼성전자 연구진은 수직 적층 구조가 양산 단계에 적용될 경우 같은 면적에서 트랜지스터 수를 두 배 수준으로 늘릴 수 있어 전력 효율과 성능을 대폭 개선할 수 있을 것으로 기대하고 있다.

다만 실제 상용화까지는 추가 검증이 필요하다. 이번 연구는 개별 트랜지스터 구현 단계에 해당하며 향후 링 오실레이터(Ring Oscillator), SRAM 등 실제 회로 수준에서 동작을 검증해야 한다. 연구팀은 이를 다음 개발 목표로 제시했다.

반도체 업계 관계자는 “그동안 메모리에서는 V낸드와 HBM이 수직 적층을 통해 집적도 한계를 돌파했는데, 이제 같은 흐름이 로직 반도체로 넘어오고 있다”며 “차세대 AI 칩 경쟁은 단순 미세공정보다 3D 구조 혁신이 좌우할 가능성이 커지고 있다”고 말했다.